read_verilog -sv { \
       ../../design/sys/cpu/rtl/cpu_cfig.h \
       ../../design/sys/mmu/rtl/sysmap.h \
       ../../design/sys/ifu/rtl/ct_ifu_icache_predecd_array1.v \
       ../../design/sys/ifu/rtl/ct_ifu_precode.v \
       ../../design/sys/ifu/rtl/ct_spsram_1024x59.v \
       ../../design/sys/ifu/rtl/ct_ifu_icache_if.v \
       ../../design/sys/ifu/rtl/ct_ifu_ibdp.v \
       ../../design/sys/ifu/rtl/ct_ifu_sfp.v \
       ../../design/sys/ifu/rtl/ct_ifu_ibctrl.v \
       ../../design/sys/ifu/rtl/ct_ifu_ifdp.v \
       ../../design/sys/ifu/rtl/ct_ifu_icache_predecd_array0.v \
       ../../design/sys/ifu/rtl/ct_spsram_128x16.v \
       ../../design/sys/ifu/rtl/ct_ifu_vector.v \
       ../../design/sys/ifu/rtl/ct_spsram_2048x59.v \
       ../../design/sys/ifu/rtl/ct_ifu_icache_data_array1.v \
       ../../design/sys/ifu/rtl/ct_ifu_icache_data_array2.v \
       ../../design/sys/ifu/rtl/ct_ifu_icache_data_array3.v \
       ../../design/sys/ifu/rtl/ct_ifu_icache_tag_array.v \
       ../../design/sys/ifu/rtl/ct_ifu_ipctrl.v \
       ../../design/sys/ifu/rtl/ct_spsram_2048x32_split.v \
       ../../design/sys/ifu/rtl/ct_ifu_lbuf_entry.v \
       ../../design/sys/ifu/rtl/ct_spsram_1024x64.v \
       ../../design/sys/ifu/rtl/ct_ifu_lbuf.v \
       ../../design/sys/ifu/rtl/ct_ifu_ifctrl.v \
       ../../design/sys/ifu/rtl/ct_ifu_ras.v \
       ../../design/sys/ifu/rtl/ct_ifu_ind_btb_array.v \
       ../../design/sys/ifu/rtl/ct_ifu_decd_normal.v \
       ../../design/sys/ifu/rtl/ct_ifu_ipdecode.v \
       ../../design/sys/ifu/rtl/ct_ifu_addrgen.v \
       ../../design/sys/ifu/rtl/ct_ifu_ibuf_entry.v \
       ../../design/sys/ifu/rtl/ct_ifu_ibuf.v \
       ../../design/sys/ifu/rtl/ct_ifu_l1_refill.v \
       ../../design/sys/ifu/rtl/ct_ifu_l0_btb_entry.v \
       ../../design/sys/ifu/rtl/ct_ifu_btb_data_array.v \
       ../../design/sys/ifu/rtl/ct_spsram_256x59.v \
       ../../design/sys/ifu/rtl/ct_ifu_debug.v \
       ../../design/sys/ifu/rtl/ct_ifu_bht_pre_array.v \
       ../../design/sys/ifu/rtl/ct_spsram_256x23.v \
       ../../design/sys/ifu/rtl/ct_ifu_btb.v \
       ../../design/sys/ifu/rtl/ct_ifu_ind_btb.v \
       ../../design/sys/ifu/rtl/ct_spsram_512x44.v \
       ../../design/sys/ifu/rtl/ct_ifu_pcgen.v \
       ../../design/sys/ifu/rtl/ct_ifu_l0_btb.v \
       ../../design/sys/ifu/rtl/ct_ifu_ipb.v \
       ../../design/sys/ifu/rtl/ct_ifu_icache_data_array0.v \
       ../../design/sys/ifu/rtl/ct_ifu_pcfifo_if.v \
       ../../design/sys/ifu/rtl/ct_spsram_512x59.v \
       ../../design/sys/ifu/rtl/ct_ifu_btb_tag_array.v \
       ../../design/sys/ifu/rtl/ct_ifu_ipdp.v \
       ../../design/sys/ifu/rtl/ct_spsram_512x22.v \
       ../../design/sys/ifu/rtl/ct_ifu_bht_sel_array.v \
       ../../design/sys/ifu/rtl/ct_ifu_bht.v \
       ../../design/sys/ifu/rtl/ct_ifu_sfp_entry.v \
       ../../design/sys/ifu/rtl/ct_ifu_top.v \
       ../../design/sys/rst/rtl/ct_rst_top.v \
       ../../design/sys/rst/rtl/ct_mp_rst_top.v \
       ../../design/sys/lsu/rtl/ct_lsu_wmb_ce.v \
       ../../design/sys/lsu/rtl/ct_lsu_pfu_sdb_cmp.v \
       ../../design/sys/lsu/rtl/ct_spsram_1024x32.v \
       ../../design/sys/lsu/rtl/ct_lsu_st_dc.v \
       ../../design/sys/lsu/rtl/ct_lsu_ld_dc.v \
       ../../design/sys/lsu/rtl/ct_lsu_amr.v \
       ../../design/sys/lsu/rtl/ct_lsu_pfu_pfb_l1sm.v \
       ../../design/sys/lsu/rtl/ct_lsu_dcache_arb.v \
       ../../design/sys/lsu/rtl/ct_lsu_dcache_tag_array.v \
       ../../design/sys/lsu/rtl/ct_lsu_snoop_snq_entry.v \
       ../../design/sys/lsu/rtl/ct_lsu_snoop_resp.v \
       ../../design/sys/lsu/rtl/ct_lsu_st_da.v \
       ../../design/sys/lsu/rtl/ct_lsu_vb_addr_entry.v \
       ../../design/sys/lsu/rtl/ct_lsu_lq_entry.v \
       ../../design/sys/lsu/rtl/ct_lsu_ld_da.v \
       ../../design/sys/lsu/rtl/ct_lsu_rot_data.v \
       ../../design/sys/lsu/rtl/ct_lsu_vb.v \
       ../../design/sys/lsu/rtl/ct_lsu_snoop_req_arbiter.v \
       ../../design/sys/lsu/rtl/ct_lsu_rb.v \
       ../../design/sys/lsu/rtl/ct_lsu_pfu.v \
       ../../design/sys/lsu/rtl/ct_lsu_st_wb.v \
       ../../design/sys/lsu/rtl/ct_lsu_lfb_data_entry.v \
       ../../design/sys/lsu/rtl/ct_spsram_512x54.v \
       ../../design/sys/lsu/rtl/ct_lsu_wmb.v \
       ../../design/sys/lsu/rtl/ct_lsu_lfb.v \
       ../../design/sys/lsu/rtl/ct_lsu_pfu_gsdb.v \
       ../../design/sys/lsu/rtl/ct_lsu_idfifo_entry.v \
       ../../design/sys/lsu/rtl/ct_lsu_dcache_top.v \
       ../../design/sys/lsu/rtl/ct_lsu_cache_buffer.v \
       ../../design/sys/lsu/rtl/ct_spsram_256x52.v \
       ../../design/sys/lsu/rtl/ct_spsram_256x54.v \
       ../../design/sys/lsu/rtl/ct_lsu_dcache_ld_tag_array.v \
       ../../design/sys/lsu/rtl/ct_lsu_pfu_pfb_entry.v \
       ../../design/sys/lsu/rtl/ct_lsu_pfu_gpfb.v \
       ../../design/sys/lsu/rtl/ct_spsram_8192x32.v \
       ../../design/sys/lsu/rtl/ct_lsu_lm.v \
       ../../design/sys/lsu/rtl/ct_lsu_wmb_entry.v \
       ../../design/sys/lsu/rtl/ct_lsu_sd_ex1.v \
       ../../design/sys/lsu/rtl/ct_spsram_512x7.v \
       ../../design/sys/lsu/rtl/ct_lsu_bus_arb.v \
       ../../design/sys/lsu/rtl/ct_lsu_spec_fail_predict.v \
       ../../design/sys/lsu/rtl/ct_lsu_dcache_info_update.v \
       ../../design/sys/lsu/rtl/ct_lsu_snoop_ctcq.v \
       ../../design/sys/lsu/rtl/ct_spsram_512x52.v \
       ../../design/sys/lsu/rtl/ct_lsu_vb_sdb_data.v \
       ../../design/sys/lsu/rtl/ct_lsu_mcic.v \
       ../../design/sys/lsu/rtl/ct_lsu_ld_wb.v \
       ../../design/sys/lsu/rtl/ct_spsram_2048x32.v \
       ../../design/sys/lsu/rtl/ct_lsu_pfu_pmb_entry.v \
       ../../design/sys/lsu/rtl/ct_lsu_ld_ag.v \
       ../../design/sys/lsu/rtl/ct_lsu_lq.v \
       ../../design/sys/lsu/rtl/ct_lsu_dcache_data_array.v \
       ../../design/sys/lsu/rtl/ct_lsu_pfu_pfb_l2sm.v \
       ../../design/sys/lsu/rtl/ct_spsram_4096x32.v \
       ../../design/sys/lsu/rtl/ct_lsu_lfb_addr_entry.v \
       ../../design/sys/lsu/rtl/ct_lsu_sq.v \
       ../../design/sys/lsu/rtl/ct_lsu_ctrl.v \
       ../../design/sys/lsu/rtl/ct_lsu_dcache_dirty_array.v \
       ../../design/sys/lsu/rtl/ct_lsu_pfu_sdb_entry.v \
       ../../design/sys/lsu/rtl/ct_lsu_snoop_snq.v \
       ../../design/sys/lsu/rtl/ct_lsu_st_ag.v \
       ../../design/sys/lsu/rtl/ct_lsu_pfu_pfb_tsm.v \
       ../../design/sys/lsu/rtl/ct_spsram_256x7.v \
       ../../design/sys/lsu/rtl/ct_lsu_icc.v \
       ../../design/sys/lsu/rtl/ct_lsu_idfifo_8.v \
       ../../design/sys/lsu/rtl/ct_lsu_vb_sdb_data_entry.v \
       ../../design/sys/lsu/rtl/ct_lsu_snoop_ctcq_entry.v \
       ../../design/sys/lsu/rtl/ct_lsu_sq_entry.v \
       ../../design/sys/lsu/rtl/ct_lsu_rb_entry.v \
       ../../design/sys/lsu/rtl/ct_lsu_top.v \
       ../../design/sys/pmu/rtl/ct_hpcp_event.v \
       ../../design/sys/pmu/rtl/ct_hpcp_adder_sel.v \
       ../../design/sys/pmu/rtl/ct_hpcp_cntinten_reg.v \
       ../../design/sys/pmu/rtl/ct_hpcp_cntof_reg.v \
       ../../design/sys/pmu/rtl/ct_hpcp_top.v \
       ../../design/sys/pmu/rtl/ct_hpcp_cnt.v \
       ../../design/sys/vfpu/rtl/ct_vfpu_rbus.v \
       ../../design/sys/vfpu/rtl/ct_vfpu_ctrl.v \
       ../../design/sys/vfpu/rtl/ct_vfpu_cbus.v \
       ../../design/sys/vfpu/rtl/ct_vfpu_dp.v \
       ../../design/sys/vfpu/rtl/ct_vfpu_top.v \
       ../../design/sys/biu/rtl/ct_biu_csr_req_arbiter.v \
       ../../design/sys/biu/rtl/ct_biu_other_io_sync.v \
       ../../design/sys/biu/rtl/ct_biu_snoop_channel.v \
       ../../design/sys/biu/rtl/ct_biu_req_arbiter.v \
       ../../design/sys/biu/rtl/ct_biu_write_channel.v \
       ../../design/sys/biu/rtl/ct_biu_top.v \
       ../../design/sys/biu/rtl/ct_biu_lowpower.v \
       ../../design/sys/biu/rtl/ct_biu_read_channel.v \
       ../../design/sys/rtu/rtl/ct_rtu_pst_vreg.v \
       ../../design/sys/rtu/rtl/ct_rtu_expand_96.v \
       ../../design/sys/rtu/rtl/ct_rtu_top.v \
       ../../design/sys/rtu/rtl/ct_rtu_pst_preg_entry.v \
       ../../design/sys/rtu/rtl/ct_rtu_retire.v \
       ../../design/sys/rtu/rtl/ct_rtu_expand_64.v \
       ../../design/sys/rtu/rtl/ct_rtu_compare_iid.v \
       ../../design/sys/rtu/rtl/ct_rtu_pst_vreg_entry.v \
       ../../design/sys/rtu/rtl/ct_rtu_pst_ereg_entry.v \
       ../../design/sys/rtu/rtl/ct_rtu_rob_expt.v \
       ../../design/sys/rtu/rtl/ct_rtu_pst_ereg.v \
       ../../design/sys/rtu/rtl/ct_rtu_encode_32.v \
       ../../design/sys/rtu/rtl/ct_rtu_rob_rt.v \
       ../../design/sys/rtu/rtl/ct_rtu_expand_8.v \
       ../../design/sys/rtu/rtl/ct_rtu_encode_96.v \
       ../../design/sys/rtu/rtl/ct_rtu_expand_32.v \
       ../../design/sys/rtu/rtl/ct_rtu_encode_8.v \
       ../../design/sys/rtu/rtl/ct_rtu_rob_entry.v \
       ../../design/sys/rtu/rtl/ct_rtu_encode_64.v \
       ../../design/sys/rtu/rtl/ct_rtu_pst_vreg_dummy.v \
       ../../design/sys/rtu/rtl/ct_rtu_pst_preg.v \
       ../../design/sys/rtu/rtl/ct_rtu_rob.v \
       ../../design/sys/idu/rtl/ct_idu_rf_pipe2_decd.v \
       ../../design/sys/idu/rtl/ct_idu_rf_prf_vregfile.v \
       ../../design/sys/idu/rtl/ct_idu_is_biq.v \
       ../../design/sys/idu/rtl/ct_idu_is_aiq_lch_rdy_3.v \
       ../../design/sys/idu/rtl/ct_idu_ir_rt.v \
       ../../design/sys/idu/rtl/ct_idu_is_viq1.v \
       ../../design/sys/idu/rtl/ct_idu_is_aiq_lch_rdy_1.v \
       ../../design/sys/idu/rtl/ct_idu_id_decd.v \
       ../../design/sys/idu/rtl/ct_idu_rf_pipe0_decd.v \
       ../../design/sys/idu/rtl/ct_idu_id_dp.v \
       ../../design/sys/idu/rtl/ct_idu_rf_prf_gated_vreg.v \
       ../../design/sys/idu/rtl/ct_idu_rf_prf_pregfile.v \
       ../../design/sys/idu/rtl/ct_idu_rf_prf_fregfile.v \
       ../../design/sys/idu/rtl/ct_idu_id_decd_special.v \
       ../../design/sys/idu/rtl/ct_idu_rf_pipe1_decd.v \
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       ../../design/sys/idu/rtl/ct_idu_is_aiq0_entry.v \
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       ../../design/sys/idu/rtl/ct_idu_ir_frt.v \
       ../../design/sys/idu/rtl/ct_idu_is_pipe_entry.v \
       ../../design/sys/idu/rtl/ct_idu_dep_reg_src2_entry.v \
       ../../design/sys/idu/rtl/ct_idu_is_ctrl.v \
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       ../../design/sys/idu/rtl/ct_idu_rf_dp.v \
       ../../design/sys/idu/rtl/ct_idu_is_lsiq_entry.v \
       ../../design/sys/idu/rtl/ct_idu_id_split_short.v \
       ../../design/sys/idu/rtl/ct_idu_rf_prf_gated_ereg.v \
       ../../design/sys/idu/rtl/ct_idu_is_biq_entry.v \
       ../../design/sys/idu/rtl/ct_idu_is_dp.v \
       ../../design/sys/idu/rtl/ct_idu_rf_pipe7_decd.v \
       ../../design/sys/idu/rtl/ct_idu_is_aiq1.v \
       ../../design/sys/idu/rtl/ct_idu_is_viq0.v \
       ../../design/sys/idu/rtl/ct_idu_rf_fwd_preg.v \
       ../../design/sys/idu/rtl/ct_idu_rf_fwd.v \
       ../../design/sys/idu/rtl/ct_idu_rf_pipe4_decd.v \
       ../../design/sys/idu/rtl/ct_idu_is_aiq0.v \
       ../../design/sys/idu/rtl/ct_idu_is_lsiq.v \
       ../../design/sys/idu/rtl/ct_idu_rf_fwd_vreg.v \
       ../../design/sys/idu/rtl/ct_idu_rf_ctrl.v \
       ../../design/sys/idu/rtl/ct_idu_rf_prf_eregfile.v \
       ../../design/sys/idu/rtl/ct_idu_ir_ctrl.v \
       ../../design/sys/idu/rtl/ct_idu_is_viq0_entry.v \
       ../../design/sys/idu/rtl/ct_idu_is_aiq_lch_rdy_2.v \
       ../../design/sys/idu/rtl/ct_idu_rf_prf_gated_preg.v \
       ../../design/sys/idu/rtl/ct_idu_is_aiq1_entry.v \
       ../../design/sys/idu/rtl/ct_idu_dep_vreg_srcv2_entry.v \
       ../../design/sys/idu/rtl/ct_idu_ir_dp.v \
       ../../design/sys/idu/rtl/ct_idu_id_fence.v \
       ../../design/sys/idu/rtl/ct_idu_rf_pipe6_decd.v \
       ../../design/sys/idu/rtl/ct_idu_ir_vrt.v \
       ../../design/sys/idu/rtl/ct_idu_is_viq1_entry.v \
       ../../design/sys/idu/rtl/ct_idu_is_sdiq.v \
       ../../design/sys/idu/rtl/ct_idu_dep_vreg_entry.v \
       ../../design/sys/idu/rtl/ct_idu_dep_reg_entry.v \
       ../../design/sys/idu/rtl/ct_idu_id_split_long.v \
       ../../design/sys/idu/rtl/ct_idu_top.v \
       ../../design/sys/iu/rtl/ct_iu_special.v \
       ../../design/sys/iu/rtl/ct_iu_mult.v \
       ../../design/sys/iu/rtl/ct_iu_div_entry.v \
       ../../design/sys/iu/rtl/ct_iu_rbus.v \
       ../../design/sys/iu/rtl/ct_iu_div.v \
       ../../design/sys/iu/rtl/ct_iu_div_srt_radix16.v \
       ../../design/sys/iu/rtl/multiplier_65x65_3_stage.v \
       ../../design/sys/iu/rtl/ct_iu_alu.v \
       ../../design/sys/iu/rtl/ct_iu_top.v \
       ../../design/sys/iu/rtl/ct_iu_bju_pcfifo_entry.v \
       ../../design/sys/iu/rtl/ct_iu_bju.v \
       ../../design/sys/iu/rtl/ct_iu_bju_pcfifo_read_entry.v \
       ../../design/sys/iu/rtl/ct_iu_cbus.v \
       ../../design/sys/iu/rtl/ct_iu_bju_pcfifo.v \
       ../../design/sys/vfalu/rtl/ct_fcnvt_scalar_dp.v \
       ../../design/sys/vfalu/rtl/ct_fcnvt_dtos_sh.v \
       ../../design/sys/vfalu/rtl/ct_fcnvt_double_dp.v \
       ../../design/sys/vfalu/rtl/ct_vfalu_dp_pipe7.v \
       ../../design/sys/vfalu/rtl/ct_fadd_scalar_dp.v \
       ../../design/sys/vfalu/rtl/ct_fadd_half_dp.v \
       ../../design/sys/vfalu/rtl/ct_fadd_close_s0_d.v \
       ../../design/sys/vfalu/rtl/ct_fcnvt_itof_sh.v \
       ../../design/sys/vfalu/rtl/ct_fcnvt_ftoi_sh.v \
       ../../design/sys/vfalu/rtl/ct_fspu_dp.v \
       ../../design/sys/vfalu/rtl/ct_vfalu_dp_pipe6.v \
       ../../design/sys/vfalu/rtl/ct_fspu_half.v \
       ../../design/sys/vfalu/rtl/ct_fadd_onehot_sel_d.v \
       ../../design/sys/vfalu/rtl/ct_fadd_onehot_sel_h.v \
       ../../design/sys/vfalu/rtl/ct_fcnvt_stoh_sh.v \
       ../../design/sys/vfalu/rtl/ct_fcnvt_stod_sh.v \
       ../../design/sys/vfalu/rtl/ct_fadd_ctrl.v \
       ../../design/sys/vfalu/rtl/ct_fcnvt_htos_sh.v \
       ../../design/sys/vfalu/rtl/ct_fadd_close_s0_h.v \
       ../../design/sys/vfalu/rtl/ct_vfalu_top_pipe7.v \
       ../../design/sys/vfalu/rtl/ct_fcnvt_ctrl.v \
       ../../design/sys/vfalu/rtl/ct_fspu_double.v \
       ../../design/sys/vfalu/rtl/ct_fadd_close_s1_h.v \
       ../../design/sys/vfalu/rtl/ct_fcnvt_dtoh_sh.v \
       ../../design/sys/vfalu/rtl/ct_fadd_close_s1_d.v \
       ../../design/sys/vfalu/rtl/ct_vfalu_top_pipe6.v \
       ../../design/sys/vfalu/rtl/ct_fspu_single.v \
       ../../design/sys/vfalu/rtl/ct_fspu_ctrl.v \
       ../../design/sys/vfalu/rtl/ct_fadd_double_dp.v \
       ../../design/sys/vfalu/rtl/ct_fcnvt_top.v \
       ../../design/sys/vfalu/rtl/ct_fspu_top.v \
       ../../design/sys/vfalu/rtl/ct_fadd_top.v \
       ../../design/sys/ciu/rtl/ct_ciu_vb_aw_entry.v \
       ../../design/sys/ciu/rtl/ct_ciu_regs.v \
       ../../design/sys/ciu/rtl/ct_ciu_ctcq.v \
       ../../design/sys/ciu/rtl/ct_ciu_bmbif.v \
       ../../design/sys/ciu/rtl/ct_ciu_top.v \
       ../../design/sys/ciu/rtl/ct_ebiu_snoop_channel_dummy.v \
       ../../design/sys/ciu/rtl/ct_ciu_apbif.v \
       ../../design/sys/ciu/rtl/ct_ciu_snb_sab.v \
       ../../design/sys/ciu/rtl/ct_piu_top_dummy.v \
       ../../design/sys/ciu/rtl/ct_ciu_snb_sab_entry.v \
       ../../design/sys/ciu/rtl/ct_ciu_snb.v \
       ../../design/sys/ciu/rtl/ct_ciu_ebiuif.v \
       ../../design/sys/ciu/rtl/ct_ciu_snb_dp_sel.v \
       ../../design/sys/ciu/rtl/ct_ebiu_cawt_entry.v \
       ../../design/sys/ciu/rtl/ct_ciu_snb_dp_sel_16.v \
       ../../design/sys/ciu/rtl/ct_ebiu_lowpower.v \
       ../../design/sys/ciu/rtl/ct_ciu_vb.v \
       ../../design/sys/ciu/rtl/ct_ciu_bmbif_kid.v \
       ../../design/sys/ciu/rtl/ct_ciu_regs_kid.v \
       ../../design/sys/ciu/rtl/ct_fifo.v \
       ../../design/sys/ciu/rtl/ct_piu_other_io.v \
       ../../design/sys/ciu/rtl/ct_ciu_snb_arb.v \
       ../../design/sys/ciu/rtl/ct_prio.v \
       ../../design/sys/ciu/rtl/ct_piu_top.v \
       ../../design/sys/ciu/rtl/ct_piu_other_io_sync.v \
       ../../design/sys/ciu/rtl/ct_ciu_ncq.v \
       ../../design/sys/ciu/rtl/ct_ciu_ctcq_reqq_entry.v \
       ../../design/sys/ciu/rtl/ct_piu_top_dummy_device.v \
       ../../design/sys/ciu/rtl/ct_ebiu_write_channel.v \
       ../../design/sys/ciu/rtl/ct_ebiu_read_channel.v \
       ../../design/sys/ciu/rtl/ct_ebiu_top.v \
       ../../design/sys/ciu/rtl/ct_ciu_snb_dp_sel_8.v \
       ../../design/sys/ciu/rtl/ct_ciu_ctcq_respq_entry.v \
       ../../design/sys/ciu/rtl/ct_piu_other_io_dummy.v \
       ../../design/sys/ciu/rtl/ct_ciu_l2cif.v \
       ../../design/sys/ciu/rtl/ct_ebiu_ncwt_entry.v \
       ../../design/sys/ciu/rtl/ct_ciu_ncq_gm.v \
       ../../design/sys/vfmau/rtl/ct_vfmau_mult_simd_half.v \
       ../../design/sys/vfmau/rtl/ct_vfmau_lza_simd_half.v \
       ../../design/sys/vfmau/rtl/ct_vfmau_mult_compressor.v \
       ../../design/sys/vfmau/rtl/ct_vfmau_mult1.v \
       ../../design/sys/vfmau/rtl/ct_vfmau_top.v \
       ../../design/sys/vfmau/rtl/ct_vfmau_dp.v \
       ../../design/sys/vfmau/rtl/ct_vfmau_lza.v \
       ../../design/sys/vfmau/rtl/ct_vfmau_ff1_10bit.v \
       ../../design/sys/vfmau/rtl/ct_vfmau_lza_32.v \
       ../../design/sys/vfmau/rtl/ct_vfmau_lza_42.v \
       ../../design/sys/vfmau/rtl/ct_vfmau_ctrl.v \
       ../../design/sys/vfdsu/rtl/ct_vfdsu_scalar_dp.v \
       ../../design/sys/vfdsu/rtl/ct_vfdsu_srt_radix16_with_sqrt.v \
       ../../design/sys/vfdsu/rtl/ct_vfdsu_top.v \
       ../../design/sys/vfdsu/rtl/ct_vfdsu_prepare.v \
       ../../design/sys/vfdsu/rtl/ct_vfdsu_pack.v \
       ../../design/sys/vfdsu/rtl/ct_vfdsu_srt_radix16_bound_table.v \
       ../../design/sys/vfdsu/rtl/ct_vfdsu_ctrl.v \
       ../../design/sys/vfdsu/rtl/ct_vfdsu_srt_radix16_only_div.v \
       ../../design/sys/vfdsu/rtl/ct_vfdsu_ff1.v \
       ../../design/sys/vfdsu/rtl/ct_vfdsu_round.v \
       ../../design/sys/vfdsu/rtl/ct_vfdsu_srt.v \
       ../../design/sys/vfdsu/rtl/ct_vfdsu_double.v \
       ../../design/sys/l2c/rtl/ct_spsram_128x104.v \
       ../../design/sys/l2c/rtl/ct_l2c_wb.v \
       ../../design/sys/l2c/rtl/ct_l2c_tag.v \
       ../../design/sys/l2c/rtl/ct_spsram_65536x128.v \
       ../../design/sys/l2c/rtl/ct_spsram_2048x144.v \
       ../../design/sys/l2c/rtl/ct_spsram_512x96.v \
       ../../design/sys/l2c/rtl/ct_spsram_2048x128.v \
       ../../design/sys/l2c/rtl/ct_l2cache_dirty_array_16way.v \
       ../../design/sys/l2c/rtl/ct_l2c_icc.v \
       ../../design/sys/l2c/rtl/ct_spsram_4096x84.v \
       ../../design/sys/l2c/rtl/ct_l2cache_tag_array_16way.v \
       ../../design/sys/l2c/rtl/ct_spsram_128x144.v \
       ../../design/sys/l2c/rtl/ct_spsram_32768x128.v \
       ../../design/sys/l2c/rtl/ct_l2c_sub_bank.v \
       ../../design/sys/l2c/rtl/ct_spsram_16384x128.v \
       ../../design/sys/l2c/rtl/ct_spsram_1024x92.v \
       ../../design/sys/l2c/rtl/ct_l2cache_data_array.v \
       ../../design/sys/l2c/rtl/ct_l2c_tag_ecc.v \
       ../../design/sys/l2c/rtl/ct_spsram_2048x88.v \
       ../../design/sys/l2c/rtl/ct_spsram_512x144.v \
       ../../design/sys/l2c/rtl/ct_spsram_256x100.v \
       ../../design/sys/l2c/rtl/ct_spsram_4096x144.v \
       ../../design/sys/l2c/rtl/ct_spsram_8192x128.v \
       ../../design/sys/l2c/rtl/ct_spsram_1024x128.v \
       ../../design/sys/l2c/rtl/ct_spsram_1024x144.v \
       ../../design/sys/l2c/rtl/ct_spsram_256x144.v \
       ../../design/sys/l2c/rtl/ct_l2c_prefetch.v \
       ../../design/sys/l2c/rtl/ct_l2c_cmp.v \
       ../../design/sys/l2c/rtl/ct_l2c_data.v \
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       ../../design/sys/l2c/rtl/ct_l2c_top.v \
       ../../design/sys/l2c/rtl/ct_spsram_4096x128.v \
       ../../design/sys/l2c/rtl/ct_l2cache_top.v \
       ../../design/sys/mmu/rtl/ct_mmu_top.v \
       ../../design/sys/mmu/rtl/ct_mmu_jtlb.v \
       ../../design/sys/mmu/rtl/ct_mmu_arb.v \
       ../../design/sys/mmu/rtl/ct_mmu_dutlb_entry.v \
       ../../design/sys/mmu/rtl/ct_mmu_sysmap_hit.v \
       ../../design/sys/mmu/rtl/ct_spsram_256x196.v \
       ../../design/sys/mmu/rtl/ct_mmu_iplru.v \
       ../../design/sys/mmu/rtl/ct_spsram_256x84.v \
       ../../design/sys/mmu/rtl/ct_mmu_sysmap.v \
       ../../design/sys/mmu/rtl/ct_mmu_dutlb_read.v \
       ../../design/sys/mmu/rtl/ct_mmu_iutlb_entry.v \
       ../../design/sys/mmu/rtl/ct_mmu_ptw.v \
       ../../design/sys/mmu/rtl/ct_mmu_tlboper.v \
       ../../design/sys/mmu/rtl/ct_mmu_jtlb_data_array.v \
       ../../design/sys/mmu/rtl/ct_mmu_regs.v \
       ../../design/sys/mmu/rtl/ct_mmu_jtlb_tag_array.v \
       ../../design/sys/mmu/rtl/ct_mmu_dutlb_huge_entry.v \
       ../../design/sys/mmu/rtl/ct_mmu_dutlb.v \
       ../../design/sys/mmu/rtl/ct_mmu_iutlb_fst_entry.v \
       ../../design/sys/mmu/rtl/ct_mmu_dplru.v \
       ../../design/sys/mmu/rtl/ct_mmu_iutlb.v \
       ../../design/sys/had/rtl/ct_had_trace.v \
       ../../design/sys/had/rtl/ct_had_regs.v \
       ../../design/sys/had/rtl/ct_had_sm.v \
       ../../design/sys/had/rtl/ct_had_etm.v \
       ../../design/sys/had/rtl/ct_had_common_regs.v \
       ../../design/sys/had/rtl/ct_had_sync_3flop.v \
       ../../design/sys/had/rtl/ct_had_ctrl.v \
       ../../design/sys/had/rtl/ct_had_pcfifo.v \
       ../../design/sys/had/rtl/ct_had_ddc_ctrl.v \
       ../../design/sys/had/rtl/ct_had_dbg_info.v \
       ../../design/sys/had/rtl/ct_had_common_dbg_info.v \
       ../../design/sys/had/rtl/ct_had_private_ir.v \
       ../../design/sys/had/rtl/ct_had_serial.v \
       ../../design/sys/had/rtl/ct_had_bkpt.v \
       ../../design/sys/had/rtl/ct_had_private_top.v \
       ../../design/sys/had/rtl/ct_had_event.v \
       ../../design/sys/had/rtl/ct_had_io.v \
       ../../design/sys/had/rtl/ct_had_etm_if.v \
       ../../design/sys/had/rtl/ct_had_ddc_dp.v \
       ../../design/sys/had/rtl/ct_had_nirv_bkpt.v \
       ../../design/sys/had/rtl/ct_had_common_top.v \
       ../../design/sys/had/rtl/ct_had_ir.v \
       ../../design/sys/clk/rtl/gated_clk_cell.v \
       ../../design/sys/clk/rtl/ct_mp_clk_top.v \
       ../../design/sys/clk/rtl/ct_clk_top.v \
       ../../design/sys/common/rtl/compressor_42.v \
       ../../design/sys/common/rtl/booth_code.v \
       ../../design/sys/common/rtl/sync_level2pulse.v \
       ../../design/sys/common/rtl/compressor_32.v \
       ../../design/sys/common/rtl/sync_level2level.v \
       ../../design/sys/common/rtl/booth_code_v1.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_2048x144.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_65536x128.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_512x7.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_1024x92.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_256x54.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_4096x84.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_1024x144.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_1024x128.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_256x7.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_256x59.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_256x23.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_4096x128.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_512x44.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_4096x32.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_2048x32.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_512x52.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_16384x128.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_8192x128.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_1024x59.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_512x96.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_1024x64.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_32768x128.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_2048x88.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_4096x144.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_256x196.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_64x108.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_256x144.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_1024x32.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_512x54.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_256x52.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_8192x32.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_2048x128.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_512x144.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_512x59.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_128x104.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_512x22.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_128x144.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_256x100.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_2048x59.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_256x84.v \
       ../../design/sys/fpga/rtl/ct_f_spsram_128x16.v \
       ../../design/sys/fpga/rtl/fpga_ram.v \
       ../../design/sys/logical/common/wid_entry.v \
       ../../design/sys/logical/common/wid_for_axi4.v \
       ../../design/sys/plic/rtl/plic_arb_ctrl.v \
       ../../design/sys/plic/rtl/plic_hart_arb.v \
       ../../design/sys/plic/rtl/plic_int_kid.v \
       ../../design/sys/plic/rtl/plic_ctrl.v \
       ../../design/sys/plic/rtl/plic_hreg_busif.v \
       ../../design/sys/plic/rtl/csky_apb_1tox_matrix.v \
       ../../design/sys/plic/rtl/plic_granu2_arb.v \
       ../../design/sys/plic/rtl/plic_top.v \
       ../../design/sys/plic/rtl/plic_granu_arb.v \
       ../../design/sys/plic/rtl/plic_32to1_arb.v \
       ../../design/sys/plic/rtl/plic_kid_busif.v \
       ../../design/sys/clint/rtl/ct_clint_func.v \
       ../../design/sys/clint/rtl/ct_clint_top.v \
       ../../design/sys/cp0/rtl/ct_cp0_top.v \
       ../../design/sys/cp0/rtl/ct_cp0_iui.v \
       ../../design/sys/cp0/rtl/ct_cp0_lpmd.v \
       ../../design/sys/cp0/rtl/ct_cp0_regs.v \
       ../../design/sys/cpu/rtl/ct_sysio_top.v \
       ../../design/sys/cpu/rtl/ct_rmu_top_dummy.v \
       ../../design/sys/cpu/rtl/labCore.v \
       ../../design/sys/cpu/rtl/ct_top.v \
       ../../design/sys/cpu/rtl/ct_sysio_kid.v \
       ../../design/sys/cpu/rtl/ct_core.v \
       ../../design/sys/soc/rtl/axi_memory_inf.v \
       ../../design/sys/soc/rtl/axi_slave_ram.v \
       ../../design/sys/soc/rtl/cpu_subsystem.v \
       ../../design/sys/soc/rtl/soc_xlnx.v \
  }